? ? ? 晶圓級(jí)封裝(Wafer Level Packaging)簡介晶圓級(jí)封裝(WLP，Wafer Level Package) 的一般定義為直接在晶圓上進(jìn)行大多數(shù)或是全部的封裝測(cè)試程序，之後再進(jìn)行切割(singulation)製成單顆組件。而重新分配(redistribution)與凸塊(bumping)技術(shù)為其I/O繞線的一般選擇。WLP封裝具有較小封裝尺寸(CSP)與較佳電性表現(xiàn)的優(yōu)勢(shì)，目前多用於消費(fèi)性IC的封裝應(yīng)用(輕薄短小)。? ??常見的WLP封裝繞線方式如下：1. Redistribution (Thin film), 2. Encapsulated Glass substrate, 3. Gold stud/Copper post, 4. Flex Tape等。此外，傳統(tǒng)的WLP封裝多採用Fan-in 型態(tài)，但是伴隨IC信號(hào)輸出pin數(shù)目增加，對(duì)ball pitch的要求趨於嚴(yán)格，加上部分組件對(duì)於封裝後尺寸以及信號(hào)輸出腳位位置的調(diào)整需求，因此變化衍生出Fan-out 與Fan-in + Fan-out 等各式新型WLP封裝型態(tài)，其製程概念甚至跳脫傳統(tǒng)WLP封裝。

Wafer Level Packaging?

在傳統(tǒng)晶圓封裝中，是將成品晶圓切割成單個(gè)晶片，然後再進(jìn)行黏合封裝。晶圓級(jí)封裝(WLP)，顧名思義，就是在晶片還在晶圓上的時(shí)候就對(duì)晶片進(jìn)行封裝: 保護(hù)層可以黏接在晶圓的頂部或底部，然後連接電路，再將晶圓切成單個(gè)晶片。

? ??In conventional packaging, the finished wafer is cut up, or diced, into individual chips, which are then bonded and encapsulated. Wafer-level packaging (WLP), as its name implies, involves packaging the die while it is still on the wafer: protective layers may be bonded to the top and/or bottom of the wafer, then electrical connections are prepared and the wafer is diced into individual chips.

To provide a baking analogy, traditional packaging is similar to frosting individual cupcakes, while WLP is like frosting a whole cake and then slicing it into pieces. Because the sides are not coated with WLP, the resulting packaged chip is small in size (roughly the same size as the chip itself), an important consideration in footprint-sensitive devices such as our smartphones. Other advantages include streamlined manufacturing and the ability to test chip functionality before dicing.

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Fan-Out 扇出型封裝的興起

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扇出（Fan-Out）的概念是相對(duì)于扇入（Fan-In）而言的，兩者都遵循類似的制程。當(dāng)晶片被加工切割完畢之后，會(huì)放置在基于環(huán)氧樹脂模制化合物的晶圓上，這被稱為重構(gòu)晶圓。然后,在模制化合物上形成再分布層（RDL）。RDL是金屬銅連接走線，將封裝各個(gè)部分進(jìn)行電氣連接。最后，重構(gòu)晶圓上的單個(gè)封裝就會(huì)被切割。

兩者最大的差異就來自于RDL布線。在扇入型封裝中，RDL向內(nèi)布線，而在扇出型封裝中，RDL既可向內(nèi)又可向外布線。其結(jié)果就是，扇入型封裝最大只能容許約200個(gè)I/O，而Fan-Out扇出型封裝可以實(shí)現(xiàn)更多的I/O。

FOWLP封裝技術(shù)

根據(jù)摩爾定律(Moore's Law)：積體電路上可容納的晶體數(shù)目，約兩年（18個(gè)月）增加一倍。然而，自2013年開始，此發(fā)展就有趨緩的現(xiàn)象，半導(dǎo)體產(chǎn)業(yè)制程成本與風(fēng)險(xiǎn)逐漸提高，該如何延續(xù)、超越摩爾定律，成為業(yè)界艱難的挑戰(zhàn)。而FOWLP有十年以上的發(fā)展歷史，技術(shù)已臻成熟，成為備受討論的選項(xiàng)之一。

FOWLP技術(shù)應(yīng)用在無線通訊裝置、汽車，以及智慧型手機(jī)等多元領(lǐng)域，能因應(yīng)高階晶片所需要的I/O高密度需求，又不用使用IC基板，降低封裝厚度，因此吸引臺(tái)積電等半導(dǎo)體大廠投入研發(fā)推廣。2017年市場規(guī)模約2億美元，預(yù)計(jì)2018年將成長至4億美元。

FOWLP技術(shù)原為德國Infineon Technologies所開發(fā)，F(xiàn)OWLP最大的特點(diǎn)在于，在尺寸相同的晶片下讓重分布層范圍更廣，晶片腳數(shù)更多，單晶片可以整合更多功能，并達(dá)到無載板封裝、薄型化以及低成本等優(yōu)點(diǎn)。然而一開始因良率未達(dá)期望，因此并未普及，但各大企業(yè)仍不放棄，自行改良優(yōu)化，應(yīng)用于手機(jī)等領(lǐng)域。如臺(tái)積電以此技術(shù)為基礎(chǔ)，開發(fā)扇出型晶圓級(jí)封裝，生產(chǎn)蘋果iPhone 7/7Plus手機(jī)所需要的A10處理器。

半導(dǎo)體制造廠若能適當(dāng)使用FOWLP封裝技術(shù)，可將前后段制程整合于直徑300毫米（mm?）晶圓上的矽裸晶（Silicone Die?），大幅降低生產(chǎn)成本。而且，無論是印刷載板、液晶面板用的玻璃載板都適用此技術(shù)。

先進(jìn)封裝制程的產(chǎn)品應(yīng)用

晶圓級(jí)封裝(Wafer Level Packaging)簡介晶圓級(jí)封裝(WLP，Wafer Level Package) 的一般定義為直接在晶圓上進(jìn)行大多數(shù)或是全部的封裝測(cè)試程序，之后再進(jìn)行切割(singulation)制成單顆組件。而重新分配(redistribution)與凸塊(bumping)技術(shù)為其I/O繞線的一般選擇。WLP封裝具有較小封裝尺寸(CSP)與較佳電性表現(xiàn)的優(yōu)勢(shì)，目前多用于消費(fèi)性IC的封裝應(yīng)用(輕薄短小)。
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封裝、基板、主要應(yīng)用和終端客戶整理(2022)?

晶圓級(jí)封裝

前景:? ??

隨著5G 通訊網(wǎng)路、人工智慧、汽車電子、智慧移動(dòng)終端、物聯(lián)網(wǎng)的需求和技術(shù)不斷發(fā)展，市場需求不斷擴(kuò)大，根據(jù)Accenture 預(yù)計(jì)，到2026 年全球5G 晶片市場規(guī)模將達(dá)到224.1 億美元，為封裝企業(yè)提供良好的發(fā)展機(jī)會(huì)。 ?

晶圓級(jí)封裝(Wafer Level Packaging)

簡介晶圓級(jí)封裝(WLP，Wafer Level Package) 的一般定義為直接在晶圓上進(jìn)行大多數(shù)或是全部的封裝測(cè)試程序，之后再進(jìn)行切割(singulation)制成單顆組件。而重新分配(redistribution)與凸塊(bumping)技術(shù)為其I/O繞線的一般選擇。WLP封裝具有較小封裝尺寸(CSP)與較佳電性表現(xiàn)的優(yōu)勢(shì)，目前多用于消費(fèi)性IC的封裝應(yīng)用(輕薄短小)。

PLP板面級(jí)封裝

下一階段的先進(jìn)封裝技術(shù)發(fā)展，期望藉由更大面積的生產(chǎn)，進(jìn)一步降低生產(chǎn)成本的想法下，技術(shù)重點(diǎn)在于載具由晶圓轉(zhuǎn)向方型載具，如玻璃面板或PCB 板等…，如此一來可大幅提升面積使用率及產(chǎn)能，F(xiàn)OPLP 成為備受矚目的新興技術(shù)，可望進(jìn)而提高生產(chǎn)效率及降低成本。

隨著人工智慧(AI) 、物聯(lián)網(wǎng)(IoT)和5G 的興起， 帶動(dòng)了大量的IC 晶片需求，而許多應(yīng)用所需的Sensor感測(cè)器IC 對(duì)于線寬/ 線距要求較低，加上終端產(chǎn)品晶片同質(zhì)、異質(zhì)整合需求提升， 使得扇出型持續(xù)朝多晶片大封裝尺寸邁進(jìn)， 而扇出型晶圓級(jí)工藝面積使用率較低( 晶圓面積使用率95 %)，在加速生產(chǎn)周期及降低成本考慮下，封裝技術(shù)開發(fā)方向已由FOWLP 轉(zhuǎn)向可在比300 毫米晶圓更大面積的面板( 方形面積的載具) 上進(jìn)行的FOPLP。目前分為兩大技術(shù)：(1) 采用FPD 制程設(shè)備為基礎(chǔ)。(2) 采用PCB 載板制程為基礎(chǔ)。期望藉由FOPLP 的技術(shù)研發(fā)，帶來更高的生產(chǎn)效益及成本競爭力。

PLP面板級(jí)封裝優(yōu)勢(shì):

· Higher number of processed die than wafer? ?

? ?Die數(shù)高于晶圓· Lower manufacturing cost?

? ?更低的制造成本· More die yield, less waste

? ?Die成品率高，浪費(fèi)少

面積使用率大幅提升可有效降低成本， 增加產(chǎn)品競爭力

以主流12" / 300 mm 晶圓與300 mm 正方形玻璃為載具做扇出型封裝， 方型載具產(chǎn)量為晶圓的1.4 倍。

再以主流12”晶圓與主流方形載具尺寸約600 mm 相比， 方形載具產(chǎn)量為晶圓的5.7 倍。

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