書接上回，貼一下tb的結(jié)構(gòu)

UVM_TEST

啟動(dòng)整個(gè)仿真case的頂層——base_test

需要實(shí)例化env和virtual sequencer

main_phase階段進(jìn)行兩個(gè)sequence的啟動(dòng)（不用run_phase是為了方便reset_phase來(lái)回跳）

final_phase借助report_server匯報(bào)結(jié)果

ENV

在對(duì)應(yīng)于base_test的env里，要負(fù)責(zé)各模塊的實(shí)例化，所以重點(diǎn)在于build_phase階段的注冊(cè)

另外還需要注意svt_memory的實(shí)例化，各個(gè)參數(shù)要和axi-vip對(duì)齊。

本環(huán)境還導(dǎo)入了子系統(tǒng)的agent，放在最后創(chuàng)建了。

Cfg

Env也包含config，進(jìn)行參數(shù)配置；同樣還有axi_config

當(dāng)然也可以加入一個(gè)tb_define進(jìn)行其他的全局變量設(shè)置

Virtual sequencer

暫時(shí)沒用到。。只是保留了vsqr的功能

其中聲明了一個(gè)pTest，用于在sequence中反向索引其他env/agent中的sequencer、參數(shù)、變量等信息，個(gè)人理解這樣可以在import其他子系統(tǒng)時(shí)，減少當(dāng)前環(huán)境的修改量

include

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