HDLBits (87) — D鎖存器鎖存
2022-03-28 00:05 作者:僚機(jī)Wingplane | 我要投稿
本題鏈接：
https://hdlbits.01xz.net/wiki/Exams/m2014_q4a
實(shí)現(xiàn)以下電路：
請(qǐng)注意，這是一個(gè)鎖存器，因此可能會(huì)有關(guān)于發(fā)現(xiàn)鎖存的Quartus警告。
題目
提示:
這個(gè)鎖存是電平觸發(fā)（非邊緣觸發(fā)）電路，因此在“always?”塊中，它們使用電平觸發(fā)列表。
但是它們?nèi)匀皇琼樞蛟?，因此?yīng)該使用非阻塞分配。
啟用時(shí)，D鎖存器的作用類(lèi)似于導(dǎo)線（或非反相緩沖器），禁用時(shí)并保留當(dāng)前值。
答案
順序塊用關(guān)鍵字 begin 和 end 來(lái)表示。
順序塊中的語(yǔ)句是一條條執(zhí)行的。當(dāng)然，非阻塞賦值除外。
順序塊中每條語(yǔ)句的時(shí)延總是與其前面語(yǔ)句執(zhí)行的時(shí)間相關(guān)。
參考內(nèi)容：
4.4 Verilog 語(yǔ)句塊?| 菜鳥(niǎo)教程：
https://www.runoob.com/w3cnote/verilog-statements-block.html
標(biāo)簽：
