一、前言

????比較器是數(shù)字電路中使用頻率高的邏輯，器件通常也有自帶的比較器IP核，本文通過(guò)verilog代碼來(lái)實(shí)現(xiàn)。

二、工程設(shè)計(jì)

工程代碼，設(shè)計(jì)為比較2個(gè)8位的二進(jìn)制數(shù)的大小

2.1 設(shè)計(jì)代碼

測(cè)試代碼，A和B的值使用系統(tǒng)任務(wù)random來(lái)生成，

綜合結(jié)果

2.2 仿真結(jié)果

通過(guò)仿真結(jié)果圖，可知邏輯正確