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《零基礎(chǔ)學(xué)FPGA設(shè)計(jì)——理解硬件編程思想》勘誤

2023-07-07 08:43 作者:杜勇FPGA  | 我要投稿


大家好,承蒙廣大讀者朋友支持與厚愛,在使用本書過程中,提出了很多寶貴意見,并指出了下列勘誤,現(xiàn)一并發(fā)布。我將在后續(xù)版本中進(jìn)行完善。非常感謝大家的支持,并歡迎通過留言或郵件(duyongcn@sina.cn)等形式與我交流。

1)P96:assign seg_s=4’b000修改為 assign seg_s = 4’b0000 。

2)P141:307_5000應(yīng)修改為375_000;120_5000應(yīng)修改為125_000。

3)P181:第4段,1.625MHz應(yīng)修改為1.5625MHz。

4)P180:1.5625MHz/2/523MHz=1494

? ? ? ? ? ? ? ? 修改為 1.5625M/2/523=1494 。

5)P205:第一段文字中

程序中第 19 行~23 行為串口產(chǎn)生復(fù)位信號(hào)的代碼。第 20 行檢測(cè)串口數(shù)據(jù)是否為 8’hff且數(shù)據(jù)有效信號(hào)?dv?是否為高,如?2?個(gè)條件均滿足,則設(shè)置?uart_rst_n?為高(修改為低)電平,否則為低(修改為高)電平。由于串口接收模塊?rec.v?在每次接收到新的數(shù)據(jù)時(shí),在將接收到的數(shù)據(jù)送出時(shí),還提供了持續(xù)一個(gè)波特率時(shí)鐘周期高電平的有效信號(hào)?dv,因此每次檢測(cè)到?8’hff?時(shí)均會(huì)產(chǎn)生一個(gè)波特率時(shí)鐘周期高(修改為低)電平的信號(hào)?uart_rst_n,從而實(shí)現(xiàn)了合理響應(yīng)復(fù)位命令的功能:產(chǎn)生復(fù)位信號(hào),?但不至于始終處于復(fù)位狀態(tài)。


6)P220:casex(state) 修改為case(state)。

7)P245:倒數(shù)第三段,3分頻修改為8分頻;4.1667MHz改為33.33MHz

8)P270: 程序代碼中的兩處dout應(yīng)修改為output。

9)P251:圖14-7上面第2段,“默認(rèn)為高電平輸入輸出”修改為“需要設(shè)置為高電平”。




《零基礎(chǔ)學(xué)FPGA設(shè)計(jì)——理解硬件編程思想》勘誤的評(píng)論 (共 條)

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