本題鏈接：

https://hdlbits.01xz.net/wiki/Vectorgates

構(gòu)建一個(gè)具有兩個(gè) 3 位輸入的電路，用于計(jì)算兩個(gè)向量的按位或、兩個(gè)向量的邏輯或以及兩個(gè)向量各自的邏輯非?(NOT)。 將 b 取非?作為上半部分（即bits [5:3]）將 a 取非作為下半部分拼接為 out_not 。

按位運(yùn)算 vs. 邏輯運(yùn)算

在此之前，我們有提到有各種布爾運(yùn)算符（例如非門）的按位和邏輯版本。在 使用向量時(shí)，兩種運(yùn)算符類型之間的區(qū)別十分重要。 按位運(yùn)算會(huì)將兩個(gè) N 位向量之中的每一位按位運(yùn)算并產(chǎn)生 N 位輸出，而邏輯運(yùn)算則會(huì)將整個(gè)向量視為布爾值（真 = 非零，假 = 零）并產(chǎn)生 1 位輸出。

可以通過模擬波形，了解按位或和邏輯或的不同之處。

模塊聲明：

module top_module( 
 ? ?input [2:0] a,
 ? ?input [2:0] b,
 ? ?output [2:0] out_or_bitwise,
 ? ?output out_or_logical,
 ? ?output [5:0] out_not
);

提示

在一次分配中部分選擇左側(cè)，然后通過多次重復(fù)操作分配給線網(wǎng)。而不需要在一條語句中為整個(gè)向量賦值。

題目

module top_module( 
 ? ?input [2:0] a,
 ? ?input [2:0] b,
 ? ?output [2:0] out_or_bitwise,
 ? ?output out_or_logical,
 ? ?output [5:0] out_not
);

endmodule

答案

module top_module( 
 ? ?input [2:0] a,
 ? ?input [2:0] b,
 ? ?output [2:0] out_or_bitwise,
 ? ?output out_or_logical,
 ? ?output [5:0] out_not
);
 ? ?assign out_or_bitwise[2:0] = a[2:0] | b[2:0];
 ? ?assign out_or_logical = a[2:0] || b[2:0];
 ? ?assign out_not[2:0] = ~a[2:0];
 ? ?assign out_not[5:3] = ~b[2:0];
endmodule

輸出波形

按位操作符包括：取反（~），與（&），或（|），異或（^），同或（~^）。

按位操作符對(duì) 2 個(gè)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行按位操作。

如果 2 個(gè)操作數(shù)位寬不相等，則用 0 向左擴(kuò)展補(bǔ)充較短的操作數(shù)。

取反操作符只有一個(gè)操作數(shù)，它對(duì)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行取反操作。

參考內(nèi)容：

2.4 Verilog 表達(dá)式?| 菜鳥教程：https://www.runoob.com/w3cnote/verilog-expression.html