Verilog基礎(chǔ)之十、計(jì)數(shù)器實(shí)現(xiàn)
一、前言
????計(jì)數(shù)器是較為基礎(chǔ)的邏輯,很多其他邏輯可依靠計(jì)數(shù)器實(shí)現(xiàn),如控制器,分頻。原理為通過統(tǒng)計(jì)時(shí)鐘脈沖的個(gè)數(shù)來輸出計(jì)數(shù)值。
二、工程設(shè)計(jì)
2.1?設(shè)計(jì)代碼
工程設(shè)計(jì)以計(jì)數(shù)20的計(jì)數(shù)器為例
測試代碼
2.2 綜合結(jié)果
綜合后的網(wǎng)表可知,6位的計(jì)數(shù)器由6個(gè)LUT和6個(gè)FF實(shí)現(xiàn),多余的一個(gè)連接到rst的LUT1是用于取反,因?yàn)閞st低電平復(fù)位

2.3 仿真結(jié)果
下圖仿真中,計(jì)數(shù)輸出out在計(jì)數(shù)到19后從0開始,符合預(yù)期
