PCB設計十大誤區(qū)-繞不完的等長（五）
串行總線來了
繞線話題從開篇到結尾，花了好幾個月哈，老是出差，沒有時間靜下來寫東西。不過或許出差也只是借口，而是因為時序繞線這個話題實在是有點難寫好吧。不管怎么說，挖下的坑是一定要埋上的，今天就是繞不完的等長的最后一篇，串行總線來了。
上一篇文章發(fā)出來之后，不少網(wǎng)友回復說，DDR3的同組數(shù)據(jù)并不需要做到5mil等長這么嚴格呀。看到這樣的回復，高速先生們都是熱淚盈眶：“同志，見到你真好……”。說實話，寫這個系列文章還是有點私心的，希望以后不會再收到客戶提出的+/-1mil，+/-0.5mil等長這樣的要求，我們已經(jīng)是很滿足了。+/-5mil或者+/-10mil，這已經(jīng)不是個事了，咬咬牙，加點班，這個等長我們就忍了。
到了串行總線，貌似速率更高了，大家對等長的要求也更嚴格了。那么串行總線到底是什么鬼？
高速串行總線的技術核心是SerDes技術，也叫SerDes(Serializer-Deserializer)是串行器和解串器的簡稱。串行器(Serializer)也稱為SerDes發(fā)送端(Tx)，(Deserializer)也稱為接收端Rx。下面一張圖，輕松看懂SerDes的工作原理。
篇幅關系，也是高速先生的風格，我們不去解釋SerDes的工作原理細節(jié)，從上圖，我們只需要看懂：
時鐘是內嵌在差分對里面的
到了接收端，時鐘信號被重新恢復
高速串行總線（SerDes）的等長要求
從上文可以很容易得到結論：高速串行總線技術采用時鐘和數(shù)據(jù)恢復技術,從而解決了限制數(shù)據(jù)傳輸速率的信號時鐘偏移問題，減少布線沖突、降低開關噪聲、更低的功耗和封裝成本等。所以差分對與差分對之間基本沒有等長要求；時鐘是依賴串行解串的技術進行傳輸與恢復。
高速串行總線設計的難點從傳統(tǒng)的時序問題，變成自身的Jitter，誤碼，損耗衰減等問題，關注的重點是差分對本身的信號質量，以及盡量避免受外界干擾影響。
差分對自身的問題，包括：
對內等長帶來的相位問題以及差模共模模態(tài)轉換
差分對間的串擾問題評估及優(yōu)化
導體損耗，介質損耗等高頻損耗問題
這些話題里面，差分相位及模態(tài)轉換是繞線和走線拐角關注的問題點，會在這個時序系列里面進行探討。其他問題則會在以后專門的高速串行總線系列來進行討論。
注：說到高速串行總線基本沒有差分對與差分對之間等長要求，需要注意的是差分線不完全等于高速串行總線；換句話說，高速串行總線基本都是差分形式，但是不是所有的差分線都是高速串行總線。
如果差分線不是高速串行模式，而是并行總線，等長設計按照之前導論的并行總線原則來執(zhí)行（比如傳說中還沒有推出的差分版本DDR4）
既然說高速串行總線基本沒有差分對與差分對之間等長要求，那么就還是有特例：
Intel的PDG里面，對同一Bundle內部的PCIE3信號和QPI信號提出了等長要求。不過這是一個很寬松的要求，正常的布局布線設計，基本是不用考慮繞線這個事情的。
回顧一下之前文章的要點，溫故而知新嘛，現(xiàn)在不都是流行重要的事情多說幾遍嗎？
共同時鐘總線的時序要求，不是等長，而是滿足一個范圍，更多的時候，需要注意不要走線太長。（這時候男女還沒結婚，步調不一致，等長沒有意義，大家看的是外部條件，需要滿足一個基本要求）
源同步時鐘總線的時序要求，主要是分組等長。但是等長只是滿足了靜態(tài)偏移，做到幾個ps已經(jīng)是足夠好了（+/-10mil左右）。影響更大的是動態(tài)偏移，也就是SSN，ISI，Crosstalk等，不要過度強調等長（+/-1mil），而忽略了其他更重要的設計要求（這時候男女已經(jīng)結婚了，步調一致最重要，只要夫妻齊心，Tco，飛行時間那都不是事。但是外部的風雨還是會影響感情，擔心來自于電源噪聲、串擾的影響）
高速串行總線，時鐘內嵌，差分傳輸，更關注信號自身的品質，外部的干擾已經(jīng)很難影響到時序了，需要關注差分線自身的設計質量（男女經(jīng)過磨合，達到了靈魂伴侶的層次，只要兩人同心，一切外部的事那都不是事了，所以關注的重點變成兩人是否同心 - 差分）
問題來了：集思廣益，搜集下哪些屬于差分線設計，卻需要較嚴格差分對間等長的特例？
